Zusammenfassung der SiC-Wafer
Siliziumkarbid (SiC)-Wafersind zum Substrat der Wahl für Hochleistungs-, Hochfrequenz- und Hochtemperaturelektronik in den Bereichen Automobil, erneuerbare Energien sowie Luft- und Raumfahrt geworden. Unser Portfolio umfasst wichtige Polytypen und Dotierungsschemata – stickstoffdotiertes 4H (4H-N), hochreines halbisolierendes (HPSI), stickstoffdotiertes 3C (3C-N) und p-Typ 4H/6H (4H/6H-P) – und wird in drei Qualitätsstufen angeboten: PRIME (vollständig polierte Substrate in Gerätequalität), DUMMY (geläppt oder unpoliert für Prozessversuche) und RESEARCH (kundenspezifische Epitaxial-Schichten und Dotierungsprofile für F&E). Die Waferdurchmesser reichen von 2″, 4″, 6″, 8″ und 12″ und sind somit sowohl für veraltete Werkzeuge als auch für moderne Fabriken geeignet. Wir liefern auch monokristalline Boules und präzise orientierte Impfkristalle zur Unterstützung des internen Kristallwachstums.
Unsere 4H-N-Wafer verfügen über Ladungsträgerdichten von 1×10¹⁶ bis 1×10¹⁹ cm⁻³ und spezifische Widerstände von 0,01–10 Ω·cm und bieten damit eine hervorragende Elektronenbeweglichkeit und Durchbruchfelder über 2 MV/cm – ideal für Schottky-Dioden, MOSFETs und JFETs. HPSI-Substrate übertreffen den spezifischen Widerstand von 1×10¹² Ω·cm mit Mikroröhrendichten unter 0,1 cm⁻² und gewährleisten so minimale Leckströme für HF- und Mikrowellengeräte. Kubisches 3C-N, erhältlich in den Formaten 2" und 4", ermöglicht Heteroepitaxie auf Silizium und unterstützt neuartige photonische und MEMS-Anwendungen. P-Typ 4H/6H-P-Wafer, dotiert mit Aluminium auf 1×10¹⁶–5×10¹⁸ cm⁻³, ermöglichen komplementäre Gerätearchitekturen.
SiC-Wafer. PRIME-Wafer werden chemisch-mechanisch poliert, um eine Oberflächenrauheit von <0,2 nm RMS, eine Gesamtdickenvariation von unter 3 µm und eine Biegung von <10 µm zu erreichen. DUMMY-Substrate beschleunigen Montage- und Verpackungstests, während RESEARCH-Wafer Epitaxialschichtdicken von 2–30 µm und eine maßgeschneiderte Dotierung aufweisen. Alle Produkte sind durch Röntgenbeugung (Rocking Curve <30 Bogensekunden) und Raman-Spektroskopie zertifiziert. Elektrische Tests – Hall-Messungen, C-V-Profilierung und Mikropipe-Scanning – gewährleisten die JEDEC- und SEMI-Konformität.
Mittels PVT und CVD werden Boules mit einem Durchmesser von bis zu 150 mm mit Versetzungsdichten unter 1×10³ cm⁻² und geringer Mikroröhrenanzahl gezüchtet. Impfkristalle werden innerhalb von 0,1° der c-Achse geschnitten, um reproduzierbares Wachstum und hohe Schnittausbeuten zu gewährleisten.
Durch die Kombination mehrerer Polytypen, Dotierungsvarianten, Qualitätsstufen, SiC-Wafergrößen und der hauseigenen Produktion von Boules und Impfkristallen rationalisiert unsere SiC-Substratplattform die Lieferketten und beschleunigt die Geräteentwicklung für Elektrofahrzeuge, intelligente Stromnetze und Anwendungen in rauen Umgebungen.
Zusammenfassung der SiC-Wafer
Siliziumkarbid (SiC)-Wafersind zum SiC-Substrat der Wahl für Hochleistungs-, Hochfrequenz- und Hochtemperaturelektronik in den Bereichen Automobil, erneuerbare Energien und Luft- und Raumfahrt geworden. Unser Portfolio umfasst wichtige Polytypen und Dotierungsschemata – stickstoffdotiertes 4H (4H-N), hochreines halbisolierendes (HPSI), stickstoffdotiertes 3C (3C-N) und p-Typ 4H/6H (4H/6H-P) – und wird in drei Qualitätsstufen angeboten: SiC-WaferPRIME (vollständig polierte Substrate in Gerätequalität), DUMMY (geläppt oder unpoliert für Prozessversuche) und RESEARCH (kundenspezifische Epitaxieschichten und Dotierungsprofile für Forschung und Entwicklung). Die Durchmesser der SiC-Wafer reichen von 2″, 4″, 6″, 8″ und 12″ und eignen sich sowohl für herkömmliche Werkzeuge als auch für moderne Fabriken. Wir liefern auch monokristalline Einkristalle und präzise orientierte Impfkristalle zur Unterstützung des internen Kristallwachstums.
Unsere 4H-N SiC-Wafer zeichnen sich durch Ladungsträgerdichten von 1×10¹⁶ bis 1×10¹⁹ cm⁻³ und spezifische Widerstände von 0,01–10 Ω·cm aus. Sie bieten eine hervorragende Elektronenbeweglichkeit und Durchbruchfelder über 2 MV/cm – ideal für Schottky-Dioden, MOSFETs und JFETs. HPSI-Substrate überschreiten einen spezifischen Widerstand von 1×10¹² Ω·cm mit Mikroröhrendichten unter 0,1 cm⁻² und gewährleisten so minimale Leckströme für HF- und Mikrowellengeräte. Cubic 3C-N, erhältlich in den Formaten 2″ und 4″, ermöglicht Heteroepitaxie auf Silizium und unterstützt neuartige photonische und MEMS-Anwendungen. SiC-Wafer P-Typ 4H/6H-P-Wafer, dotiert mit Aluminium auf 1×10¹⁶–5×10¹⁸ cm⁻³, ermöglichen komplementäre Gerätearchitekturen.
SiC-Wafer PRIME-Wafer werden chemisch-mechanisch poliert, um eine Oberflächenrauheit von <0,2 nm RMS, eine Gesamtdickenvariation von unter 3 µm und eine Biegung von <10 µm zu erreichen. DUMMY-Substrate beschleunigen Montage- und Verpackungstests, während RESEARCH-Wafer Epitaxialschichtdicken von 2–30 µm und eine maßgeschneiderte Dotierung aufweisen. Alle Produkte sind durch Röntgenbeugung (Rocking Curve <30 Bogensekunden) und Raman-Spektroskopie zertifiziert. Elektrische Tests – Hall-Messungen, C-V-Profiling und Mikropipe-Scanning – gewährleisten die JEDEC- und SEMI-Konformität.
Mittels PVT und CVD werden Boules mit einem Durchmesser von bis zu 150 mm mit Versetzungsdichten unter 1×10³ cm⁻² und geringer Mikroröhrenanzahl gezüchtet. Impfkristalle werden innerhalb von 0,1° der c-Achse geschnitten, um reproduzierbares Wachstum und hohe Schnittausbeuten zu gewährleisten.
Durch die Kombination mehrerer Polytypen, Dotierungsvarianten, Qualitätsstufen, SiC-Wafergrößen und der hauseigenen Produktion von Boules und Impfkristallen rationalisiert unsere SiC-Substratplattform die Lieferketten und beschleunigt die Geräteentwicklung für Elektrofahrzeuge, intelligente Stromnetze und Anwendungen in rauen Umgebungen.
Bild des SiC-Wafers
Datenblatt für 6-Zoll-SiC-Wafer vom Typ 4H-N
| Datenblatt zu 6-Zoll-SiC-Wafern | ||||
| Parameter | Unterparameter | Z-Klasse | P-Klasse | D-Klasse |
| Durchmesser | 149,5–150,0 mm | 149,5–150,0 mm | 149,5–150,0 mm | |
| Dicke | 4H‑N | 350 µm ± 15 µm | 350 µm ± 25 µm | 350 µm ± 25 µm |
| Dicke | 4H‑SI | 500 µm ± 15 µm | 500 µm ± 25 µm | 500 µm ± 25 µm |
| Waferorientierung | Außerhalb der Achse: 4,0° in Richtung <11-20> ±0,5° (4H-N); Auf der Achse: <0001> ±0,5° (4H-SI) | Außerhalb der Achse: 4,0° in Richtung <11-20> ±0,5° (4H-N); Auf der Achse: <0001> ±0,5° (4H-SI) | Außerhalb der Achse: 4,0° in Richtung <11-20> ±0,5° (4H-N); Auf der Achse: <0001> ±0,5° (4H-SI) | |
| Mikrorohrdichte | 4H‑N | ≤ 0,2 cm⁻² | ≤ 2 cm⁻² | ≤ 15 cm⁻² |
| Mikrorohrdichte | 4H‑SI | ≤ 1 cm⁻² | ≤ 5 cm⁻² | ≤ 15 cm⁻² |
| Spezifischer Widerstand | 4H‑N | 0,015–0,024 Ω·cm | 0,015–0,028 Ω·cm | 0,015–0,028 Ω·cm |
| Spezifischer Widerstand | 4H‑SI | ≥ 1×10¹⁰ Ω·cm | ≥ 1×10⁵ Ω·cm | |
| Primäre flache Ausrichtung | [10-10] ± 5,0° | [10-10] ± 5,0° | [10-10] ± 5,0° | |
| Primäre flache Länge | 4H‑N | 47,5 mm ± 2,0 mm | ||
| Primäre flache Länge | 4H‑SI | Kerbe | ||
| Kantenausschluss | 3 mm | |||
| Warp/LTV/TTV/Bug | ≤2,5 µm / ≤6 µm / ≤25 µm / ≤35 µm | ≤5 µm / ≤15 µm / ≤40 µm / ≤60 µm | ||
| Rauheit | Polieren | Ra ≤ 1 nm | ||
| Rauheit | CMP | Ra ≤ 0,2 nm | Ra ≤ 0,5 nm | |
| Kantenrisse | Keiner | Gesamtlänge ≤ 20 mm, einzeln ≤ 2 mm | ||
| Sechskantplatten | Kumulative Fläche ≤ 0,05 % | Kumulative Fläche ≤ 0,1 % | Kumulative Fläche ≤ 1 % | |
| Polytypbereiche | Keiner | Kumulative Fläche ≤ 3 % | Kumulative Fläche ≤ 3 % | |
| Kohlenstoffeinschlüsse | Kumulative Fläche ≤ 0,05 % | Kumulative Fläche ≤ 3 % | ||
| Oberflächenkratzer | Keiner | Kumulative Länge ≤ 1 × Waferdurchmesser | ||
| Kantensplitter | Keine zulässig ≥ 0,2 mm Breite und Tiefe | Bis zu 7 Chips, jeweils ≤ 1 mm | ||
| TSD (Gewindeschraubenverlagerung) | ≤ 500 cm⁻² | N / A | ||
| BPD (Base Plane Dislocation) | ≤ 1000 cm⁻² | N / A | ||
| Oberflächenkontamination | Keiner | |||
| Verpackung | Multi-Wafer-Kassette oder Einzel-Wafer-Container | Multi-Wafer-Kassette oder Einzel-Wafer-Container | Multi-Wafer-Kassette oder Einzel-Wafer-Container | |
Datenblatt für 4-Zoll-SiC-Wafer vom Typ 4H-N
| Datenblatt für 4-Zoll-SiC-Wafer | |||
| Parameter | Null MPD-Produktion | Standardproduktionsqualität (P-Qualität) | Dummy-Klasse (Klasse D) |
| Durchmesser | 99,5 mm–100,0 mm | ||
| Dicke (4H-N) | 350 µm±15 µm | 350 µm±25 µm | |
| Dicke (4H-Si) | 500 µm±15 µm | 500 µm±25 µm | |
| Waferorientierung | Außerhalb der Achse: 4,0° in Richtung <1120> ±0,5° für 4H-N; Auf der Achse: <0001> ±0,5° für 4H-Si | ||
| Mikrorohrdichte (4H-N) | ≤0,2 cm⁻² | ≤2 cm⁻² | ≤15 cm⁻² |
| Mikrorohrdichte (4H-Si) | ≤1 cm⁻² | ≤5 cm⁻² | ≤15 cm⁻² |
| Spezifischer Widerstand (4H-N) | 0,015–0,024 Ω·cm | 0,015–0,028 Ω·cm | |
| Spezifischer Widerstand (4H-Si) | ≥1E10 Ω·cm | ≥1E5 Ω·cm | |
| Primäre flache Ausrichtung | [10-10] ±5,0° | ||
| Primäre flache Länge | 32,5 mm ±2,0 mm | ||
| Sekundäre flache Länge | 18,0 mm ±2,0 mm | ||
| Sekundäre flache Ausrichtung | Siliziumfläche nach oben: 90° im Uhrzeigersinn von der Grundfläche ±5,0° | ||
| Kantenausschluss | 3 mm | ||
| LTV/TTV/Bow Warp | ≤2,5 µm/≤5 µm/≤15 µm/≤30 µm | ≤10 µm/≤15 µm/≤25 µm/≤40 µm | |
| Rauheit | Polieren Ra ≤1 nm; CMP Ra ≤0,2 nm | Ra ≤0,5 nm | |
| Kantenrisse durch hochintensives Licht | Keiner | Keiner | Kumulative Länge ≤10 mm; Einzellänge ≤2 mm |
| Sechskantplatten durch hochintensives Licht | Kumulative Fläche ≤0,05 % | Kumulative Fläche ≤0,05 % | Kumulative Fläche ≤0,1 % |
| Polytypbereiche durch hochintensives Licht | Keiner | Kumulative Fläche ≤3 % | |
| Sichtbare Kohlenstoffeinschlüsse | Kumulative Fläche ≤0,05 % | Kumulative Fläche ≤3 % | |
| Kratzer auf der Siliziumoberfläche durch hochintensives Licht | Keiner | Kumulative Länge ≤1 Waferdurchmesser | |
| Kantensplitter durch hochintensives Licht | Keine zulässig ≥0,2 mm Breite und Tiefe | 5 zulässig, jeweils ≤1 mm | |
| Kontamination der Siliziumoberfläche durch hochintensives Licht | Keiner | ||
| Gewindeschraubenverlagerung | ≤500 cm⁻² | N / A | |
| Verpackung | Multi-Wafer-Kassette oder Einzel-Wafer-Container | Multi-Wafer-Kassette oder Einzel-Wafer-Container | Multi-Wafer-Kassette oder Einzel-Wafer-Container |
Datenblatt für 4-Zoll-SiC-Wafer vom Typ HPSI
| Datenblatt für 4-Zoll-SiC-Wafer vom Typ HPSI | |||
| Parameter | Zero MPD-Produktionsqualität (Z-Qualität) | Standardproduktionsqualität (P-Qualität) | Dummy-Klasse (Klasse D) |
| Durchmesser | 99,5–100,0 mm | ||
| Dicke (4H-Si) | 500 µm ±20 µm | 500 µm ±25 µm | |
| Waferorientierung | Außerhalb der Achse: 4,0° in Richtung <11-20> ±0,5° für 4H-N; Auf der Achse: <0001> ±0,5° für 4H-Si | ||
| Mikrorohrdichte (4H-Si) | ≤1 cm⁻² | ≤5 cm⁻² | ≤15 cm⁻² |
| Spezifischer Widerstand (4H-Si) | ≥1E9 Ω·cm | ≥1E5 Ω·cm | |
| Primäre flache Ausrichtung | (10-10) ±5,0° | ||
| Primäre flache Länge | 32,5 mm ±2,0 mm | ||
| Sekundäre flache Länge | 18,0 mm ±2,0 mm | ||
| Sekundäre flache Ausrichtung | Siliziumfläche nach oben: 90° im Uhrzeigersinn von der Grundfläche ±5,0° | ||
| Kantenausschluss | 3 mm | ||
| LTV/TTV/Bow Warp | ≤3 µm/≤5 µm/≤15 µm/≤30 µm | ≤10 µm/≤15 µm/≤25 µm/≤40 µm | |
| Rauheit (C-Fläche) | Polieren | Ra ≤1 nm | |
| Rauheit (Si-Fläche) | CMP | Ra ≤0,2 nm | Ra ≤0,5 nm |
| Kantenrisse durch hochintensives Licht | Keiner | Kumulative Länge ≤10 mm; Einzellänge ≤2 mm | |
| Sechskantplatten durch hochintensives Licht | Kumulative Fläche ≤0,05 % | Kumulative Fläche ≤0,05 % | Kumulative Fläche ≤0,1 % |
| Polytypbereiche durch hochintensives Licht | Keiner | Kumulative Fläche ≤3 % | |
| Sichtbare Kohlenstoffeinschlüsse | Kumulative Fläche ≤0,05 % | Kumulative Fläche ≤3 % | |
| Kratzer auf der Siliziumoberfläche durch hochintensives Licht | Keiner | Kumulative Länge ≤1 Waferdurchmesser | |
| Kantensplitter durch hochintensives Licht | Keine zulässig ≥0,2 mm Breite und Tiefe | 5 zulässig, jeweils ≤1 mm | |
| Kontamination der Siliziumoberfläche durch hochintensives Licht | Keiner | Keiner | |
| Gewindeschraubenverlagerung | ≤500 cm⁻² | N / A | |
| Verpackung | Multi-Wafer-Kassette oder Einzel-Wafer-Container | ||
Anwendung von SiC-Wafern
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SiC-Wafer-Leistungsmodule für EV-Wechselrichter
SiC-Wafer-basierte MOSFETs und Dioden auf hochwertigen SiC-Wafersubstraten liefern extrem niedrige Schaltverluste. Durch die Nutzung der SiC-Wafertechnologie arbeiten diese Leistungsmodule bei höheren Spannungen und Temperaturen und ermöglichen so effizientere Traktionsumrichter. Die Integration von SiC-Waferchips in Leistungsstufen reduziert den Kühlbedarf und den Platzbedarf und zeigt das volle Potenzial der SiC-Wafer-Innovation. -
Hochfrequenz-HF- und 5G-Geräte auf SiC-Wafer
Auf halbisolierenden SiC-Wafer-Plattformen gefertigte HF-Verstärker und -Schalter zeichnen sich durch eine hervorragende Wärmeleitfähigkeit und Durchschlagsspannung aus. Das SiC-Wafer-Substrat minimiert dielektrische Verluste bei GHz-Frequenzen, während die Materialfestigkeit des SiC-Wafers einen stabilen Betrieb unter Hochleistungs- und Hochtemperaturbedingungen ermöglicht. Damit ist der SiC-Wafer das Substrat der Wahl für 5G-Basisstationen und Radarsysteme der nächsten Generation. -
Optoelektronische und LED-Substrate aus SiC-Wafer
Blaue und UV-LEDs auf SiC-Wafersubstraten profitieren von hervorragender Gitteranpassung und Wärmeableitung. Die Verwendung eines polierten C-Face-SiC-Wafers gewährleistet gleichmäßige epitaktische Schichten, während die inhärente Härte des SiC-Wafers eine feine Waferverdünnung und zuverlässige Geräteverpackung ermöglicht. Dies macht SiC-Wafer zur idealen Plattform für leistungsstarke und langlebige LED-Anwendungen.
Fragen und Antworten zu SiC-Wafern
1. F: Wie werden SiC-Wafer hergestellt?
A:
Hergestellte SiC-WaferDetaillierte Schritte
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SiC-WaferRohstoffaufbereitung
- Verwenden Sie SiC-Pulver der Güteklasse ≥5N (Verunreinigungen ≤1 ppm).
- Durch Sieben und Vorbacken werden restliche Kohlenstoff- oder Stickstoffverbindungen entfernt.
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SiCImpfkristallherstellung
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Nehmen Sie ein Stück 4H-SiC-Einkristall und schneiden Sie es entlang der 〈0001〉-Ausrichtung auf ~10 × 10 mm².
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Präzisionspolitur auf Ra ≤0,1 nm und Markierung der Kristallorientierung.
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SiCPVT-Wachstum (Physical Vapor Transport)
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Graphittiegel befüllen: unten mit SiC-Pulver, oben mit Impfkristall.
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Auf 10⁻³–10⁻⁵ Torr evakuieren oder mit hochreinem Helium bei 1 atm auffüllen.
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Quellzone auf 2100–2300 °C erhitzen, Keimzone 100–150 °C kühler halten.
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Kontrollieren Sie die Wachstumsrate auf 1–5 mm/h, um Qualität und Durchsatz auszugleichen.
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SiCBlockglühen
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Glühen Sie den gewachsenen SiC-Block 4–8 Stunden lang bei 1600–1800 °C.
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Zweck: Wärmespannungen abbauen und Versetzungsdichte reduzieren.
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SiCWaffelschneiden
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Verwenden Sie eine Diamantdrahtsäge, um den Barren in 0,5–1 mm dicke Scheiben zu schneiden.
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Minimieren Sie Vibrationen und seitliche Kräfte, um Mikrorisse zu vermeiden.
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SiCWaferSchleifen & Polieren
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Grobmahlungzum Entfernen von Sägeschäden (Rauhigkeit ~10–30 µm).
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Feinmahlenum eine Ebenheit ≤5 µm zu erreichen.
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Chemisch-mechanisches Polieren (CMP)um eine spiegelglatte Oberfläche (Ra ≤0,2 nm) zu erreichen.
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SiCWaferReinigung & Inspektion
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Ultraschallreinigungin Piranha-Lösung (H₂SO₄:H₂O₂), entionisiertem Wasser, dann IPA.
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XRD/Raman-Spektroskopiezur Bestätigung des Polytyps (4H, 6H, 3C).
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Interferometriezur Messung der Ebenheit (<5 µm) und Verwerfung (<20 µm).
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Vierpunktsondezum Testen des spezifischen Widerstands (z. B. HPSI ≥10⁹ Ω·cm).
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Mängelprüfungunter Polarisationslichtmikroskop und Kratztester.
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SiCWaferKlassifizierung und Sortierung
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Sortieren Sie Wafer nach Polytyp und elektrischem Typ:
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4H-SiC N-Typ (4H-N): Trägerkonzentration 10¹⁶–10¹⁸ cm⁻³
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4H-SiC, hochreines, halbisolierendes Material (4H-HPSI): spezifischer Widerstand ≥10⁹ Ω·cm
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6H-SiC N-Typ (6H-N)
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Andere: 3C-SiC, P-Typ usw.
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SiCWaferVerpackung & Versand
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In saubere, staubfreie Waffelboxen legen.
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Beschriften Sie jeden Karton mit Durchmesser, Dicke, Polytyp, Widerstandsgrad und Chargennummer.
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2. F: Was sind die Hauptvorteile von SiC-Wafern gegenüber Silizium-Wafern?
A: Im Vergleich zu Silizium-Wafern ermöglichen SiC-Wafer:
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Betrieb mit höherer Spannung(>1.200 V) mit geringerem Einschaltwiderstand.
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Höhere Temperaturstabilität(>300 °C) und verbessertes Wärmemanagement.
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Schnellere Schaltgeschwindigkeitenmit geringeren Schaltverlusten, wodurch die Kühlung auf Systemebene und die Größe der Stromrichter reduziert werden.
4. F: Welche häufigen Defekte beeinträchtigen die Ausbeute und Leistung von SiC-Wafern?
A: Zu den häufigsten Defekten in SiC-Wafern zählen Mikropipes, Basalebenenversetzungen (BPDs) und Oberflächenkratzer. Mikropipes können zu schwerwiegenden Geräteausfällen führen; BPDs erhöhen mit der Zeit den Einschaltwiderstand; und Oberflächenkratzer führen zu Waferbrüchen oder schlechtem epitaktischen Wachstum. Um die SiC-Waferausbeute zu maximieren, sind daher eine gründliche Prüfung und Fehlerbeseitigung unerlässlich.
Veröffentlichungszeit: 30. Juni 2025